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IBM、22ナノメートルプロセスによるSRAMセルを発表

IBMは、小型化をさらに進める将来のチップ製造に向け、22ナノメートルの技術に基づくSRAM（Static Random Access Memory）セルについての発表を行った。

文：David Meyer（ZDNet.co.uk）
翻訳校正：緒方亮、小林理子 2008年8月19日 14時50分

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　IBMは、将来のチップ製造に向け、同社が22ナノメートルで初めて現実的に動作するものになるとうたう、同技術に基づくSRAM（Static Random Access Memory）セルについて発表を行った。

　SRAMチップを構成するSRAMセルのサイズは、チップを小型化する際に重要な要素となる。IBMは米国時間8月18日の発表で、次世代のチップ製造は32ナノメートルがベースとなるが（現行世代は45ナノメートルがベース）、その次の世代は22ナノメートルがベースになるはずであり、そうなれば6トランジスタ型SRAMセルの面積が0.1平方ミクロンとなり、チップ小型化の実現に寄与するだろうと語った。

　IBM ResearchのScience & Technology担当バイスプレジデントであるT.C. Chen博士は、プレスリリースで「われわれは可能性の最先端で取り組んでおり、高度な次世代の半導体技術に向けて前進している。この新しい進展は、マイクロエレクトロニクス分野においてとどまることなく微細化を追求するなかでの、重要な成果だ」と述べている。

　今回のSRAMセルの開発にあたり、Advanced Micro Devices（AMD）、Freescale Semiconductor、STMicroelectronics、東芝、およびナノスケール科学工学カレッジ（CNSE）がIBMとの共同開発に参加した。CNSEはニューヨーク州立大学アルバニー校のカレッジで、IBMなどのパートナー企業は半導体研究の多くをここで行っている。

　IBMによると、新セルの開発では「バンド端の高誘電率（High-k）メタルゲートスタック、ゲート長が25ナノメートルを切るトランジスタ、薄いスペーサー、新しいコインプラント、先端的アクティベーション技術、極薄のシリサイド、ダマシン銅接続」といった技術要素が用いられているという。

　新セル開発の詳細は、12月にサンフランシスコで行われるIEEEの国際電子デバイス会議（IEDM）でプレゼンテーションされると、IBMは述べている。

この記事は海外CNET Networks発のニュースをシーネットネットワークスジャパン編集部が日本向けに編集したものです。海外CNET Networksの記事へ