「4GHzの壁」に挑むIBM--「Power6」プロセッサ設計責任者に訊く - (page 2)

文:Stephen Shankland(CNET News.com)
編集校正:坂和敏(編集部)

2006-02-27 13:55

--Power5+では90ナノメートルの製造プロセスを採用していたのに対し、Power6ではより進んだ65ナノメートルの製造プロセスを採用しています(1ナノメートルは10億分の1メートルであり、回路を小さくすることによって、チップをより小さく、より安価に製造することができる)。65ナノメートルプロセスでの結果はどうですか。

 65ナノメートルプロセスの結果にはとても満足しています。動作周波数を見れば判るように、素晴らしいものになってきています。ある論文で、最大動作周波数が5.1GHzに達したという結果も提示しました。65ナノメートルは、90ナノメートルの2倍強のパフォーマンスを達成するほど優れています。

--製品版Power6チップの動作周波数はどれぐらいになるのでしょうか。

 まだ決定する段階にいたっていません。実際に出荷するものの動作周波数は、このチップを搭載するシステム環境に応じて決定することになります。チップ環境は、システム開発の先をいく必要があります。そういったシステム環境では、消費電力や発熱量の点でそれぞれ異なった制約が課されることになります。こういったことを考慮した上で、最終的な動作周波数を決定することが可能になるのです。最終的な動作周波数は4GHzから5GHzの間になると公表しています。

--そのようなスピードをどうやって実現するのでしょうか。

 それこそ、Brian Curran(ISSCCで発表したIBMの4GHzチップに関する論文の主著者)が明らかにしたことです。パイプラインのステージ数を維持するならば、各ステージの論理回路数を半分にする必要があります。われわれは結局、回路に2倍、3倍の仕事を処理させ、一連のトランジスタに複数の機能を割り当てなければなりませんでした。これによってラッチ間のゲート遅延を半分にできたものの、さらに回路に改良を加える必要がありました。

--新しいチップは2007年にリリースする予定だそうですが、それはIBMが当初言っていた時期よりも遅いのではありませんか。

 われわれは3年毎の周期を守ろうとしています。

--4GHzチップにおいて、データ待ちによる処理サイクルの浪費が増えないよう、Power6システムをバランスのとれたものにしようと努力しているところだと推測しているのですが。

 新しいチップに合わせてシステム規模の拡張を行いました。ISSCCでは発表しませんでしたが、われわれの次世代I/Oが重要な鍵の1つとなります。また、第3世代の「Elastic Interface(EI)バス」があるため、メモリと、プロセッサ間通信の規模も拡張しているところです。さらに、車輪の回転速度を上げるだけに終わらないよう、システムの構造全体の規模を拡大することにも注力しています。

--マルチコアプロセッサがブームになっています。IBMはデュアルコアのPower4でその市場をリードしましたが、Power6ではどうでしょうか。

 重要なのは、システムのスループットを維持することと、シングルコアのパフォーマンスを維持することとのバランスです。シングルコア、シングルスレッド、単一プロセッサのパフォーマンスに依存するアプリケーションはまだ数多く存在しています。すべてのアプリケーションがマルチコア(の利点を活かすため)に移植されているわけではありません。われわれは、単一プロセッサ用アプリケーションのシングルスレッド時におけるパフォーマンスと、SMP(複数のスレッドを用いた対称型マルチプロセッシング)時におけるパフォーマンスとのバランスを取ろうと努力しているところです。これは、われわれが動作周波数の引き上げを目指した理由の1つでもあります。

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