富士通研究所は10月20日、組合せ最適化問題を解く新しい計算機アーキテクチャを、トロント大学と共同で開発したと発表した。このアーキテクチャは従来の半導体技術を用いており、柔軟な回路構成を採用することにより、現行の量子コンピュータより多様な問題を扱えるという。また、演算回路を複数用いて並列動作させることができ、問題の規模や処理速度をスケーラブルに向上させていくことが可能。
今回は、アーキテクチャの最小構成要素となる基本最適化回路をFPGA（Field Programmable Gate Array）で試作し、一般的なコンピュータに比べて約1万倍高速に計算できることを確認した。今後は開発したアーキテクチャの改良を進め、2018年度までに、実社会の問題が適用できる規模である10万ビットから100万ビットの計算システムを試作し、実用化に向けて実証を進めていく予定という。
膨大な数の要因のさまざまな組合せを考慮して評価を行い、最適な組合せを選択する組合せ最適化問題は、実社会におけるさまざまな課題を解決するものとして期待されている。しかし組合せ最適化問題では考慮する要因の数が増えると組合せの数が爆発的に増えることから、実社会の問題を実用的な時間内に解くためには、コンピュータの大幅な性能向上が欠かせない。過去50年にわたってコンピュータの性能向上を支えていた微細化による性能向上は限界に近づいているため、量子コンピュータなど全く新しい原理のデバイスの登場が期待されている。
従来コンピュータの限界
量子コンピュータは組合せ最適化問題を高速に解くことができるものの、現行の技術では物理現象を利用した解き方であるため近接した素子どうしでしか接続できないという制限があり、現時点では多様な問題を扱うことができないという課題がある。自由度の高さではソフトウェアで処理できる従来型コンピュータの方が有利なのだ。このため、実社会の多様な組合せ最適化問題を高速に解くことができる新しい計算機アーキテクチャーの実現が求められていた。
組合せ最適化問題解法の課題
以上のような課題を受けて開発されたのが、今回のアーキテクチャ。従来の半導体技術を用いて、組合せ最適化問題を高速に解くことができるようにしたという。
主な特徴は以下の通り。
- 組合せ最適化問題向けの新しい計算機アーキテクチャ
- 基本最適化回路内の高速化技術
開発したアーキテクチャでは、デジタル回路を用いた基本最適化回路を一つの単位として、これを複数個用いて階層的な構造で並列に動作させる。このとき、基本最適化回路間のデータの移動を極小化する構造とすることにより、従来の半導体技術を用いて高密度な並列実装を可能とした。また、基本最適化回路の内外で、自由な信号のやりとりができる全結合の構造を採用しているため、多様な問題を扱うことができる。
開発したアーキテクチャ
基本最適化回路では、確率論の手法を用いて、ある状態からより最適な状態への探索を繰り返し行う。今回、複数ある次の状態の候補に対するそれぞれの評価結果の値を一括して並列計算することにより、次の状態を見つけ出す確率を向上させる技術（下図左）と、探索の途中で局所的な解にたどり着いて膠着状態になった場合に、これを検知して脱出確率を高めるための評価値に一定値を繰り返し加えることで次の状態に移行しやすくする技術（下図右）を開発。これにより、最適解を求めるまでの時間を短縮した。
基本最適化回路の高速化技術
今回、1024ビットで表される組合せを扱うことができる基本最適化回路をFPGAに実装して評価を行ったところ、従来プロセッサで動作するシミュレーテッドアニーリングと呼ばれる従来のソフトウェア処理に比べて約1万倍の速度で動作することが確認されたという。
このビット規模を拡大することにより、数千拠点ある物流の最適化や、限られた予算で複数のプロジェクトの利益を最適化する投資ポートフォリオの最適化など、計算量の多い組合せ最適化問題を高速に解くことが可能になり、最適な意思決定を迅速に行うことを支援する新たなICTサービスの実現が期待されるとのこと。
