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サーバ向け新プロセッサのXeon Scalable--アーキテクチャで探るその中身 - (page 2)

山本雅史

2017-08-07 06:00

コア性能を向上させたメッシュアーキテクチャ

 Xeon Scalableでは、コアの接続方法がXeon E7/E5 v4とは大きく異なっている。Xeon E7/E5ではコアを双方向のリングバスで接続する方式が使われていた。このため、コア数が増えてくると、リングを2つに分割して、リング間は専用のバッファで接続していた。しかしXeon Scalableは、コア数が増えたことで、リングバスでは対処が困難になった(レイテンシの観点からリングバスを3つには増やせない)。そこで、コアをタイルのように並べて、メッシュ状に接続する(メッシュアーキテクチャ)。

 Xeon Scalableの最大コア数は28コアだ。Xeon E7が24コアだったため、増加分は4コアになる。実際は、この増加のためにコア接続のアーキテクチャが変わったと言うよりも、今後のXeon Scalableが世代を経るごとに、コア数が増えていくことを考えれば、今のうちに対処しておいたというのが本音だろう。また、メッシュアーキテクチャを採用したことで、プロセッサの設計も楽になったというIntel側の都合もあるようだ(コアの個数で、リングを増やす設計などよりも容易になる)。

Xeon
Xeon Scalableでは、コアの接続アーキテクチャにメッシュアーキテクチャを採用(画像右側)。以前のリングアーキテクチャから変更された
プロセッサのキャッシュの持ち方も大きく変更され、2次キャッシュが分厚くなった。その分、3次キャッシュが小さくなっている(日本での発表会資料より)''
プロセッサのキャッシュの持ち方も大きく変更され、2次キャッシュが分厚くなった。その分、3次キャッシュが小さくなっている(日本での発表会資料より)

 メッシュアーキテクチャの採用は、Xeon Scalableのキャッシュ構造にも変化をもたらした。

 Xeon E7/E5では、コアが占有して使用する2次キャッシュ(Middle Level Cache=MLC)よりも、全てのコアがアクセスできる3次キャッシュ(Last Level Cache=LLC)の容量が大きかった。

 しかし、Xeon Scalableでは、2次キャッシュの容量を増やし、3次キャッシュの容量を減らしている。これは、メッシュアーキテクチャを採用したためだろう。コアの近くに、できるだけ専用のキャッシュを置くことで、繰り返しの処理を高速化している。ただし、3次キャッシュが少なくなっているため、キャッシュからデータがヒットしなければ、レイテンシの大きいメインメモリから読み込まれるため、ウェイトの状態が増える。

 今後処理が増えてくるビッグデータや機械学習、ディープラーニングなどは、繰り返しの処理が多いため、このようなキャッシュ構造でもパフォーマンスは落ちないだろう。

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