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SystemVerilog IEEE 1800-2005

用語の解説

SystemVerilog IEEE 1800-2005とは

SystemVerilog IEEE 1800-2005とは、米国電気電子学会(IEEE)が2005年の11月9日に発表した、新しいハードウェア記述言語の規格の名称である。
SystemVerilogのIEEE 1800は、チップ設計に使われるVerilogを拡張した言語にあたる。 IEEEの標準化委員会で開発されたSystemVerilogのIEEE 1800は、ハードウエア設計、仕様、検証に使われるもので、より複雑になっている電子システムと半導体設計に対応することができる。 また、IEEEによれば、SystemVerilog規格は、ハードウエアの設計や仕様、シミュレーション、さらに評価における生産性を向上させることができる、と言う。 SystemVerilog IEEE 1800-2005は、EDA(Electronic Design Automation)規格に関する標準化団体Accelleraが策定したハードウェア設計/検証言語(HDVL)の「SystemVerilog 3.1a」をベースとしており、高度な設計モデリング、テストベンチの作成、アサーションとベンチテスト言語を使った検証メソッドを提供し、C言語やC++といった他言語との連携を強化している。 なお、SystemVerilog IEEE Std 1800-2005とVerilog IEEE Std 1364-2005は、IEEE storeから購入することができる。

用語解説出典   powered by. Weblio

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