CTC教育サービスはコラム「グーグルのクラウドを支えるテクノロジー ＞ 第223回 SmartNICのCPUコアを用いたシステム処理のオフロード（パート3）」を公開しました。
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はじめに
前回に続いて、2025年に公開された論文「Wave: Offloading Resource Management to SmartNIC Cores」に基づいて、タスクスケジューラやメモリ管理の処理など、OSの管理タスクをSmartNICのCPUコアにオフロードするアーキテクチャー「Wave」について解説します。今回は、PCIeのレイテンシーの課題に対応する最適化技術、および、Waveの性能評価データを紹介します。
キャッシュとプリフェッチによる最適化
前回の記事で説明したように、MMIOを用いてホストからPCIe経由でSmartNIC上のメモリーを読み取る操作には、往復で約750ナノ秒という大きな遅延が発生します。マイクロ秒未満での意思決定が求められるシステム処理において、この遅延は無視できません。Waveは、このPCIeの遅延を隠蔽するために「キャッシュ」と「プリフェッチ（事前読み込み）」を組み合わせた最適化を実装しています。
次の図1は、WaveにおけるCPUキャッシュの利用形態を示します。SmartNIC上のCPUコアがSmartNIC上のメモリー（DRAM）にアクセスする際は、一般的な「Write-Back（WB）」方式のCPUキャッシュを使用します。次に、ホストCPUがSmartNIC上のメモリーにデータを書き込む際は、書き込み専用のバッファにデータを蓄積し、一定のタイミングでまとめて転送する「Write-Combine（WC）」方式を使用します。これにより、PCIe経由の転送による遅延を隠蔽します。
この続きは以下をご覧ください
はじめに
前回に続いて、2025年に公開された論文「Wave: Offloading Resource Management to SmartNIC Cores」に基づいて、タスクスケジューラやメモリ管理の処理など、OSの管理タスクをSmartNICのCPUコアにオフロードするアーキテクチャー「Wave」について解説します。今回は、PCIeのレイテンシーの課題に対応する最適化技術、および、Waveの性能評価データを紹介します。
キャッシュとプリフェッチによる最適化
前回の記事で説明したように、MMIOを用いてホストからPCIe経由でSmartNIC上のメモリーを読み取る操作には、往復で約750ナノ秒という大きな遅延が発生します。マイクロ秒未満での意思決定が求められるシステム処理において、この遅延は無視できません。Waveは、このPCIeの遅延を隠蔽するために「キャッシュ」と「プリフェッチ（事前読み込み）」を組み合わせた最適化を実装しています。
次の図1は、WaveにおけるCPUキャッシュの利用形態を示します。SmartNIC上のCPUコアがSmartNIC上のメモリー（DRAM）にアクセスする際は、一般的な「Write-Back（WB）」方式のCPUキャッシュを使用します。次に、ホストCPUがSmartNIC上のメモリーにデータを書き込む際は、書き込み専用のバッファにデータを蓄積し、一定のタイミングでまとめて転送する「Write-Combine（WC）」方式を使用します。これにより、PCIe経由の転送による遅延を隠蔽します。
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