【東芝デバイス＆ストレージ】トレンチゲート型SiC MOSFETの低損失化と短絡耐量向上を両立する技術を開発

２０２６－５－２７
東芝デバイス＆ストレージ株式会社




トレンチゲート型SiC MOSFETの低損失化と短絡耐量向上を両立する技術を開発


　当社は、パワー半導体の一種であるトレンチゲート型SiC（炭化ケイ素）MOSFET[注1]において、損失（オン抵抗[注2]）低減を可能にしたうえで、短絡耐量[注3]を向上させる技術を開発しました。トレンチ底部に配置したBottom p-well構造[注4]と、その内部に形成されるJFET[注5]領域の寸法および不純物濃度を最適化することで、短絡時にデバイス内部で発生するエネルギーを抑制し、温度上昇を低減できることを確認しました。これにより、ゲート酸化膜の信頼性を維持しつつ、短絡耐量の向上と低損失の両立が可能となります。この技術により、電気自動車や再生可能エネルギー、データセンター電源などの電力変換用途におけるデバイスの信頼性向上と省エネルギー化に貢献します。

　パワー半導体は、電力の供給や変換を効率的に制御する役割を担い、省エネルギー化やカーボンニュートラルの実現に不可欠な半導体です。中でもSiC MOSFETは、従来のSi（シリコン） MOSFETよりも高効率な電力変換を可能にする次世代パワー半導体として注目され、電気自動車や再生可能エネルギー、データセンターなどでの採用が拡大しています。とりわけ、ゲート電極をトレンチ構造としたSiCトレンチゲート型MOSFETは、低オン抵抗と高電流密度を実現できる特徴を有しています。

　トレンチゲート型SiC MOSFETでは、ゲート酸化膜の信頼性を確保するために電界保護構造[注6]が採用されていますが、その構造により形成されるJFET領域が電流経路や発熱挙動に影響を及ぼします。しかし、短絡時に発生するエネルギー（短絡エネルギー）と素子劣化との関係や、JFET領域設計との相関については十分に解明されていないため、オン抵抗低減、短絡耐量向上の両立が課題となっています。

　そこで当社は、トレンチ底部にBottom p-wellを形成したトレンチゲート型SiC MOSFETにおいて、その内部に形成されるJFET領域の幅（WJFET）および不純物濃度（NJFET）に着目しました（図1）。JFET領域の幅（WJFET）を狭くし、かつ不純物濃度（NJFET）を高濃度にすることで、短絡時の電流を抑制し、デバイス内部で発生する短絡エネルギーを低減しました。さらに、素子劣化が短絡エネルギーで整理できることを明らかにし、短絡エネルギーを抑制することが信頼性向上に有効であることを示しました。これにより、ゲート酸化膜の信頼性を維持したまま、短絡耐量とオン抵抗低減の両立に向けた設計指針を得ることができました。今回試作したデバイスでは、従来のトレンチゲート型SiC MOSFETに対して短絡耐量を維持した状態でオン抵抗を約25%低減することを確認しました（図2）[注7]。

　今回開発した技術により、トレンチゲート型SiC MOSFETにおいて、短絡エネルギーに着目した新たな設計アプローチの有効性を示しました。これによりさらなる損失低減が可能となり、高効率電力変換用途におけるデバイスの効率と信頼性の更なる向上が期待できます。特に、電気自動車や再生可能エネルギーシステム、データセンター電源などの分野における電力変換機器の高効率化および高信頼性化に寄与すると期待されます。今回開発した技術の一部を採用した1200V耐圧トレンチゲート型SiC MOSFET「TW007D120E」は、2026年5月からテストサンプルの出荷を開始しています。

　当社は、本技術の詳細を、5月24日から28日にラスベガスで開催されているパワー半導体の国際学会「The 38th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2026」で発表します。

　この成果は、NEDO（国立研究開発法人新エネルギー・産業技術総合開発機構）の補助事業（JPNP21029）の成果を活用しています。

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図1. Bottom p-wellを形成したトレンチゲート型SiC MOSFETの構造概略および今回の改良ポイント



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図2. 従来構造と本技術によるトレンチゲート型SiC MOSFETのオン抵抗の比較 (当社調べ)

[注1]MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor)：金属酸化膜半導体電界効果トランジスター。ゲート、ドレイン、ソースの3つの電極を持ち、ゲート電圧を印加することでドレイン-ソース間の電流のオンオフを切り替えるスイッチング素子。トレンチゲート型MOSFETはゲート電極を溝（トレンチ）構造内に形成したMOSFETで、高密度化や低オン抵抗化に適した構造。
[注2]オン抵抗：MOSFETが動作している時のドレイン-ソース間の抵抗値。
[注3] 短絡耐量：負荷側の異常などによりデバイスに過大な電流が急激に流れる短絡状態において、素子が破壊に至るまで耐えられる時間またはエネルギーの指標。
[注4]Bottom p-well構造：トレンチ底部に形成されるp型領域で、電界集中を緩和しゲート酸化膜の信頼性向上に寄与する構造。
[注5]JFET (Junction Field Effect Transistor)：電圧によって電流の流れを制御するトランジスターの一種で、半導体の接合構造を利用して動作する素子。
[注6]電界保護構造：トレンチゲート型MOSFETがオフ状態 (電流を遮断している状態) のときに、ゲート酸化膜に印加される電界を軽減する構造。
[注7]2025年6月9日に発表した当社のトレンチゲート型SiC MOSFETとの比較、当社調べ。
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