CL

DRAMは記憶素子が格子状に並ぶ構造を取っており、目的のデータである特定の記憶素子にアクセスするために、まず最初に行（row）、次に列（column）を指定する。 ここで、列（column）のアドレスを指定するタイミングを合わせるときに使われる信号をCASと呼び、また、行（row）のアドレスを指定するタイミングを合わせるときに使われる信号をRASと呼ぶ。 そして、CAS信号が送信されたクロックから、最初のデータが送受信されたクロックまでの差が、CASレイテンシーである。 具体的には、メモリの仕様表に記されている「CL=2」「CL=3」などといった表記が、CASレイテンシに要する時間である。 この値が小さいほど動作速度が速くなるのが一般的である。