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インテル、オンチップメモリに関する研究成果を発表へ

文:Tom Krazit(CNET News.com) 翻訳校正:吉武稔夫、小林理子

2006-12-12 22:39

 Intelは、プロセッサにより多くのメモリを載せられるようにするためのトランジスタの設計を進めている。

 同社の研究チームは米国時間12月11日〜13日にサンフランシスコで開催される国際電子デバイス会議(IDEM)においてレポートを提出し、「Floating-Body Cell」(FBC)技術採用のトランジスタに関する研究の概要を発表すると、Intelの技術製造部門コンポーネントリサーチ担当ディレクターを務めるMike Mayberry氏は語った。端的に言えば、FBCを使えばプロセッサに搭載できるオンチップメモリの容量が増え、性能が格段に向上するのだと、Mayberry氏は説明する。

 Mayberry氏の職務は、従来よりも小型のトランジスタを製造するための選択肢を提案し、将来にわたって性能の向上を維持することだ。FBCへの着想は、プロセッサ内部に搭載するキャッシュメモリの記録密度を高めるために生まれた。

 キャッシュメモリは、アクセス頻度の高いデータを直接プロセッサ内部に蓄積するために使用する。メインメモリやハードディスク内のデータにアクセスするよりも高速だからだ。しかし、現在キャッシュメモリを構成するのに用いられているSRAMは、1ビット分の情報を蓄積するセルを作るのに6個のトランジスタを必要とし、Intelが望むほどの記録密度を実現できていない。

 Intelでは、これを1ビット当たりトランジスタ1個にまで削減しようとしている。この要求を満たせそうな技術としては組込みDRAMがあるものの、SRAMに比べて低速な上に製造コストも高い。そこでFBCの登場となる。

 FBCは「ヒストリー効果」と呼ばれる原理に基づいている。これは、セルの基材に電圧をかけるとセルの一部に電荷が蓄えられるというものだ。

 FBSに関しては、東芝とカリフォルニア大学バークレー校が重要な研究を行っており、そこではメモリセルをゲートと酸化膜の間に挟み、その酸化膜の下にチップの基板を配置する構造だったとMayberry氏は述べた。このときに製造したセルでは、メモリチップの種類ごとに適切な電荷を得るため、厚みの異なるさまざまな酸化膜を使用した。Mayberry氏によれば、PCのプロセッサに必要なメモリセルと論理処理に使用されるトランジスタでは、必要な酸化膜の厚みがまったく異なっており、1つのチップ上に酸化膜の厚みの異なるトランジスタを混載することはできないという。

 Intelが考えたのは、FBCを横向きに配置し、2つのゲートを取り付けるという設計だとMayberry氏は語った。この方法なら、メモリセルも論理処理用トランジスタも酸化膜基板の厚みを一定に保てるうえ、ゲートが1つだけの場合と違い、2つのゲートを使って基板の厚みのレベルを変化させることで、メモリセルにデータを蓄積するために必要な電荷を調節することができるという。

 Mayberry氏によると、この手法はIntelがトライゲートトランジスタを製造する際に使用したアプローチを借用したものだという。トライゲートトランジスタとは、上面と左右に3つのゲートを配置して電荷を調節する構造になっている。Intelでは、今後3年ないし7年以内にトライゲートトランジスタを導入するかどうか研究を進めていくという。同じ時期にFBCについても見極めことになると、Mayberry氏は語った。

 克服すべき問題はまだいくつか残っている。最も大きいのは、FBCにはSOI(Silicon on Insulator)テクノロジを利用しなければならない点だ。SOIは、IBMとAdvanced Micro Devices(AMD)が好んで使用しているもので、Intelでは通常、トランジスタの製造には利用を避けてきた技術だ。しかし、FBCのような技術を研究する目的は、将来進むべき方向性を構想するにあたって、トランジスタ開発チームにさまざまな選択肢を提示することにある。

この記事は海外CNET Networks発のニュースを編集部が日本向けに編集したものです。海外CNET Networksの記事へ

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