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日立、新たなCMOSアニーリングマシンを開発--8月にクラウドで公開

ZDNet Japan Staff

2018-06-18 12:16

 日立製作所は6月15日、都市部の交通渋滞解消やグローバルサプライチェーンの物流コスト低減といった実社会の複雑な問題の高速処理を実現し、問題規模に応じてスケーラブルに構成可能なCMOSアニーリングマシンを開発したと発表した。

 同社によると、開発したマシンはCMOSアニーリングチップ(FPGA)を25枚接続することにより、世界最大規模の10万2400パラメータの問題に対応できる。また従来、拡張が制限されていたアニーリングマシンの性能を、複数チップの接続技術で拡張できることを実証したという。

 これまで日立は、デジタル化により大規模・複雑化している社会課題の解決に向けて、膨大な計算量が必要な「組合せ最適化問題」を実用的な時間内で処理することができるコンピュータの開発に取り組んできた。 具体的には、イジングモデルの動作を半導体のCMOS回路で擬似的に再現した新型コンピュータの開発を進めているとしている。

 日立は2015年2月、2万480パラメータに対応した専用チップの試作に成功。2016年11月にはFPGAと呼ばれる集積回路を用いた試作機により、計算規模を向上する技術の開発を発表している。その一方で、社会課題が複雑化していく中で解くべき問題の規模が増加し、従来のCMOSアニーリングマシンの規模では実社会の問題に適用するには限界があったとしている。そのため、対応する計算機のさらなる大規模化が必要とされるが、増加してゆく問題規模に応じてその都度対応するチップを設計することは開発期間やコストの面から困難であるため、スケーラブルに大規模化できることが求められていた。

 そこで日立は、CMOSアニーリングチップ同士を相互に接続し、解くべき問題規模に応じてスケーラブルに構成可能なCMOSアニーリングマシンを開発。日立によると、チップ間の接続を実現するには、高速に変化するパラメータの値を隣接チップに送受信する必要がある。そのため、特に多数のチップを接続する際に通信量が急増しないことが求められる。

 一方、各チップにおいてはチップ境界部分にあたるパラメータのみを送受信する局所的な通信で十分なことに着目。隣接するチップ同士でパラメータの値を絶えず送受信させる部分結合型を適用することで、全体として一体の大規模なコンピュータとして動作させた。この構成では、全結合型と比べて接続枚数が増えた場合でも1チップあたりの通信量は増加しない。そのため、省電力かつ低コストでスケーラブルに大規模化することが可能だとしている。

 日立は今回、チップ25枚を接続したCMOSアニーリングマシンを用いて、都市における交通渋滞の軽減に向けた最短経路探索と並行して、混雑位置を避けるための車両の経路制御のシミュレーションを実施。その結果、FPGAを用いた同社の従来試作機において交差点間隔を30mとして同様の処理を行った場合と比べ、25倍の面積に相当する約5km四方のエリアにおいて1台あたりの最短経路探索を数ミリ秒の速度で処理可能であることを確認したという。

約5km四方のエリアにおける都市交通最適化シミュレーションの実行例(出典:日立製作所)
約5km四方のエリアにおける都市交通最適化シミュレーションの実行例(出典:日立製作所)
※縦横160本ずつの道路からなる道路網で2000台の車が交差点の端から端までランダムに移動
※移動経路の最適化により、混雑箇所を示す赤い点が減少

 日立は今後、スケーラブルに大規模化可能なメリットを活かしてCMOSアニーリングマシンを実社会の課題解決に適用していく構え。今回開発したCMOSアニーリングマシンを8月より一般企業や大学、研究機関などのパートナー向けにクラウドサービスとして公開し、ソリューションの協創に取り組んで、社会課題解決に向けた早期実用化を目指すとしている。

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